从零开始 verilog 以太网交换机（二）MAC接收控制器的设计与实现_以太网mac控制器_王_嘻嘻
本章进行MAC控制器的设计与实现，共分为两个部分：接收控制器和发送控制器。整体架构可以参考：从零开始 verilog 以太网交换机（一）架构分析，本文将首先分析MAC接收控制器的设计。关注本专题的朋友们可以收获一个经典交换机设计的全流程，包括设计与验证（FPGA）；以太网MAC的基础知识。新手朋友们还将获得一个具有竞争力的项目经历。
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Vagrant 快速安装Rancher_rancheros vagrant项目_瓦哥架构实战
The following steps quickly deploy a Rancher Server with a single node cluster attached.NOTE:The intent of these guides is to quickly launch a sandbox that you can use to evaluate Rancher. These guides are not intended for production environments. For c
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PCIe基础知识及Xilinx相关IP核介绍_xilinx pcie_lu-ming.xyz
补发以下以前学习PCIe总结的知识。文章目录1 关于PCIe DMA IP核1.1 PCIe 基础1.2 PCIe相关IP核1 关于PCIe DMA IP核1.1 PCIe 基础PCI Express总线是为了取代PCI总线的第三代I/O技术，但是对于系统软件，PCIe是向前兼容PCI总线的，理解PCIe总线必须建立在深刻理解PCI总线的基础志上，这里由于我也是初学者，不深入展开。为了完成XDMA的测试，有一些基本的概念就可以，如果需要后面的开发应用，就需要系统的学习一下。点到点的数据传输
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详细讲解半加器、全加器、四位全加器，并使用FPGA实现半加器、全加器_恒星QRS
全加器、半加器都是在数电学习路上非常主要的部分，下面我将全加器和半加器做一个详细的解释。半加器半加器是指对输入的两个一位二进制数相加（A与B），输出一个结果位（SUM）和进位（C），没有进位的输入加法器电路，是一个实现一位二进制数的加法电路。真值表被加数A加数B和SUM进位C0000011010101101逻辑表达式根据上述的真值表，当A和B相同时SUM为0，否则为1；逻辑关系属于异或；当A和B同时为1时，C等于1，其余都为零
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FPGA开发之SRIO接口_青柠味的乐事
三连交易
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基于FPGA的时间数字转换(TDC)设计(二:多相位设计)_fpga实现tdc_SDAU2005
基于FPGA的时间数字转换(TDC)设计，此为第二篇
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同步计数器设计与建模_timerring
概 述(1) 计数器的逻辑功能计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等。(2) 计数器的分类按脉冲输入方式，分为同步和异步计数器按进位体制，分为二进制、十进制和任意进制计数器按逻辑功能，分为加法、减法和可逆计数器
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Verilog HDL行为级建模_timerring
行为级建模就是描述数字逻辑电路的功能和算法。在Verilog中，行为级描述主要使用由关键词initial或always定义的两种结构类型的语句。一个模块的内部可以包含多个initial或always语句。initial语句是一条初始化语句，仅执行一次，经常用于测试模块中，对激励信号进行描述，在硬件电路的行为描述中，有时为了仿真的需要，也用initial语句给寄存器变量赋初值。initial语句主要是一条面向仿真的过程语句，不能用于逻辑综合 。这里不介绍它的用法。在always结构型语句内部有
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32个关于FPGA的学习网站_孤独的单刀_fpga刷题网站
帮你整理了32个FPGA学习和资源网站，真的不来看看吗？
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国产FPGA大盘点_国内fpga_钓鳌牧马
无论是采用更先进制程节点，还是创新产品的研发、生产等都要花费大量的资源跟金钱，不能回本的风险很大。产业链上与国外差距依然非常大，包括在技术积累、专利数量、人才储备、制程工艺、逻辑规模、性能指标、生产和供应链能力、研发投入、生态和行业整合能力等多个方面。角度来看，硬件产业链中目前自主可控程度较低，尤其在高端半导体设备和材料领域，未来产业链上下游国产替代进程的推进也将助力国产。因其可根据不同场景重新编程的特点，有灵活性高、开发周期短、小批量成本低的优势，能更快的应用市场需求变化。...
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汇编语言与微机原理 期末半开卷复习整理(上)_zombo_tany
8086：16位，4.77MHz~10MHz,16根数据线，20根地址线AX/AL:乘除法指令中用作累加器，IO指令中用作数据寄存器，可显式或隐含调用AH：在LAHF用作目的寄存器，隐含调用。AL：在BCD码用做累加器，隐含调用。BX：在存储器寻址用作地址/基址寄存器，显式调用。在XALT用作基址寄存器，隐含调用CX：循环计数器，隐含CL：在移位、循环移位中用作移位次数，显式DX：在I/O指令用作地址寄存器，显式调用。在乘除法用作辅助累加器，隐含调用BP：堆栈段基址寄存器，显式。SP：堆栈
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FPGA实现数字QAM调制系统_基于fpga的qam解调_拿铁男孩-713
QAM是Quadrature Amplitude Modulation的缩写，中文译名为“正交振幅调制”，其幅度和相位同时变化，属于非恒包络二维调制。本次设计使用环境为Quartus II与Modelsim Altera，项目设计原理图如下：以上就是今天要讲的内容，本文仅仅简单介绍了如何使用FPGA实现数字QAM调制，可见FPGA与通信领域的联系比较紧密。需要工程文件的小伙伴评论区留言~x+x+_1671465600
标签： 开发语言 fpga开发（30）Verilog实现倍频【方法一】_宁静致远dream_倍频 verilog
FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片研究，主要是利用 FPGA 的模式进行其他行业产品的设计。与 ASIC 不同，FPGA在通信行业的应用比较广泛。
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Uart回环（不带FIFO）及Testbench_英特尔FPGA中国创新中心
串行通信分为两种方式：同步串行通信(I2C/SPI)异步串行通信(UART)区别：同步串行通信需要通信双方在同一时钟的控制下，同步传输数据。异步串行通信是指通信双方使用各自的时钟控制数据的发送和接收过程。
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Verilog语法之延时_verilog 延时_小学鸡
Verilog延时说明连续赋值中的延时LHS中加延时assign #2 y = ~a;assign #(2,3) y = ~a;assign #(2,3,4) y = ~a;LHS中加延时说明LHS: Left-Hand-Side，左式;RHS: Right-Hand-Side，右式;`timescale 1ns/100ps;连续赋值中的延时LHS中加延时assign #2 y = ~a;描述：非门的延时为2ns，输入端信号变化到输出端体现出来需要2ns时间。即a发生变化后，经过2ns
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