复旦微ZYNQ7020全国产替代方案设计_zynq7020逻辑资源_深圳信迈科技DSP+ARM+FPGA
该核心 模 块 将FMQL20S400 （兼容FMQL10S400）的最小系统集成在了一个 50*70mm 的核心板上，可以作为一个核心模块，进行功能性扩展，特别是用在控制领域，可以发挥其独特的优势。FMQL20S400 是全可编程融合芯片，在单芯片内集成了具有丰富特点的四核处理器（PS）和可编程逻辑（PL），基于先进的 28nm 工艺，配合相应的开发软件，实现一体化软硬件平台，方便开发，节约生产成本。? 晶振：PL 端支持 1 路 50MHz 时钟，PS 端支持 1 路 33.33Mhz时钟；
标签： fpga开发 复旦微ZYNQ7020 国产ZYNQOC底层学习-05-bits中属性_Tough-Life
(lldb) p/x LGPerson.class(Class) $0 = 0x00000001000084b8(lldb) p (class_data_bits_t *)0x00000001000084d8(class_data_bits_t *) $1 = 0x00000001000084d8(lldb) p $1->data()(class_rw_t *) $2 = 0x0000000100746c40(lldb) p *$2(class_rw_t) $3 = { flags.
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【正点原子FPGA连载】第二十六章gpio子系统简介 摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Linux开发指南_正点原子_gpio子系统
上一章我们编写了基于设备树的LED驱动，但是驱动的本质还是没变，都是配置LED灯所使用的GPIO寄存器，驱动开发方式和裸机基本没啥区别。在驱动程序用到了GPIO就直接去读写GPIO相关的寄存器，这样会引发一个问题，大家有没有想过，如果另外一个驱动工程师写了一个驱动也用到这个相同的管脚，那么它也会去操作这些GPIO寄存器，也就是说多个驱动代码中都用了这个GPIO，那么这会乱套的，对于linux系统来说是绝对不允许的事情！
标签： fpga开发 linux 驱动开发以太网MDIO总线调试笔记_mdio命令_桃叶儿
以太网 MDIO 命令
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基于Xlinx的时序分析、约束和收敛（5）----衍生时钟约束_孤独的单刀
基于Xlinx的时序分析与约束（5）----衍生时钟约束
标签： 嵌入式硬件 fpga开发 时序分析 xilinx 时序约束
【C终章】函数栈帧的创建和销毁_maincrtstartup_三分苦
目录一、本文目标二、基础知识 1、寄存器 2、代码案例 3、总体栈帧概况 4、所需反汇编代码总览三、函数栈帧创建销毁过程 1、_tmainCRTStartup函数（调用main函数）栈帧的创建 2、main函数栈帧的创建 3、main函数内执行有效代码（变量） 4、Add函数栈帧的创建5、Add函数内执行有效代码6、Add函数栈帧的销...
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【一生一芯03】verilator仿真框架搭建_svopenarrayhandle_Springkiss
Verilator是一种开源的Verilog/SystemVerilog仿真器，可用于编译代码以及代码在线检查，Verilator能够读取Verilog或者SystemVerilog文件，并进行lint checks(基于lint工具的语法检测)，并最终将其转换成C++的源文件.cpp和.h。
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基于Xlinx的时序分析、约束和收敛（5）----衍生时钟约束_孤独的单刀
基于Xlinx的时序分析与约束（5）----衍生时钟约束
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RK3399+PCIe+FPGA 在高速AD无线通信中的应用_深圳信迈科技DSP+ARM+FPGA
比如高速AD/DA的数据，FPGA采集完要传输到ARM进行数据处理，数据格式是私有的，并不能满足MIPI，那要去套用MIPI的数据格式，就存在各种问题了。RK3399支持多格式视频解码器，包括H.264/H.265/VP9，可达4Kx2K@60fps，特别是，H.264/H265解码器支持10比特编码，并且还通过以下方式支持H.264/MVC/VP8编码器：1080p@30fps、高质量JPEG编码器/解码器以及特殊图像预处理器和后处理器。支持模块内的DMA，2个通道，2个RAM分区，2K字节深度。
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【正点原子FPGA连载】第二章GPIO之MIO控制LED实验 摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Vitis开发指南_正点原子
MPSOC分为PS和PL两部分，那么器件的引脚（Pin）资源同样也分成了两部分。MPSOC PS中的外设可以通过MIO（Multiuse I/O，多用输入/输出）模块连接到PS端的引脚上，也可以通过EMIO连接到PL端的引脚。MPSOC系列芯片一般有78个MIO。GPIO是英文“general purpose I/O”的缩写，即通用的输入/输出。它是MPSOC PS中的一个外设，用于观测和控制器件引脚的状态。
标签： fpga开发 单片机 嵌入式硬件AXI实战(一)-为AXI总线搭建简单的仿真测试环境_小何的芯像石头
小何在初学AXI的时候就觉得，开发AXI最大的不方便点在于不知道如何进行仿真。因为仿真工作的缓慢，本来小何想要开展的AXI实战系列也随之搁浅。随着秋招的结束小何决定求助于更高级的验证语言SystemVerilog，也就开展了漫长的自学之旅。再随着借助于开源项目的实现，我们终于可以方便快捷地对所设计的AXI模块进行仿真验证。为了让更多不认识SV的朋友也可以接入，本实验所采用的验证代码既不是专用的VIP也并不涉及UVM，只要学过一些面向对象语言的朋友估计都可以轻松看懂代码。
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基于PCIe的NVMe协议在FPGA中实现方法_fpga pcie 代码_leixj025
NVMe协议是工作在PCIE的最上层协议层的，故需要先搞清楚PCIE。本文基于Xilinx的UltraScale+，开发工具为Vivado2021.2。NVMe的学习仍以spec为主，其它资料辅助理解，有冲突时以spec为准，必要时可对比最新版本spec。(此文重点介绍学习方法及资料，有时间再加细节)。 主要参考的文章是《老男孩读PCIe》，同时参考《古猫先生》，重点学习TLP报文部分，数据链路层和物理层的内容可以先不看。再买一本书《PCI Express 体系结构导读-王齐》用来查阅做笔记。
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基于FPGA的 SelectIO IP核 的仿真验证-----（ LVDS差分高速传输）_关于lvds的验证_xiao小怪兽爱上凹凸曼
SelectIO IP核 的仿真验证
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使用VIVADO中的MIG控制DDR3（AXI接口）四——MIG配置及DDR3读写测试_ddr3 axi4 csdn 源码_小靴子是社牛
在之前的内容里，讲述了AXI和DDR3的基本知识，也做了一个用AXI IP核读写BRAM的测试实验。接下来，我们就将这些部分结合在一起，做一个用AXI IP核对DDR3进行读写测试的实验。
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基于FPGA的任意字节数的串口接收（含源码工程）_fpga接收串口数据包_孤独的单刀
基于FPGA的任意字节数（单字节、多字节）的串口（UART）接收，真的不来看看吗？
标签： fpga开发 串口 uart 通信协议
